电子元件振动测试，芯片的可靠性测试

电子元件振动测试，芯片的可靠性测试

DFT是design for test的缩写，意为可测性设计。

从广义上讲DFT包含两个范畴：一个是设计范畴，一个是测试模式生成（ATPG）范畴。

设计范畴的DFT设计技术常用的有两种：扫描设计和内建自测试（BIST）。

扫描设计就是将普通的触发器替换为具有扫描功能的扫描触发器并将它们连接起来

形成扫描链。这就是通常意义上的测试综合。

BIST则要求片上生成测试模式和进行测试响应分析，synopsys的工具还不具有BIST

控制器的自动生成，MENTOR则有相应BIST控制器的自动生成工具，不过也可以自己

写一个BIST控制器，bist一般用于存储器的测试。

BIST一般分为logic BIST和memory BIST。现在logic BIST

还处于研究阶段，没有真正的工业应用；memory BIST是用

于测试memory的工作是否正常，芯片内部有一个bist

controller，用于产生memory测试的各种pattern和预期的

结果，并比较memory的读出结果和预期结果。目前较常用的

memory BIST算法有March算法及其变种。工业界常用的工具

有Mentor Graphics的MBIST Architecture.

总结一下：

JTAG( JOINT TEST ACTION GROUP):原本就是用来作芯片测试，无论是管脚和板子的连接

还是内部逻辑的测试都可以通过JTAG实现

JTAG在片内由TAP控制实现各种功能，TAP可以扩展作很多事情，除了上面的基本测试任务

芯片设计者，可以充分利用JTAG有限的管脚作很多额外的工作。

JTAG（或者更通俗的称 边界扫描BST）关键有两个部分组成，

一个是一条由边界扫描寄存器组成的串行边界扫描链，位于外部引脚和内部

逻辑之间，用于采集/施加 内部逻辑或外部引脚的信号。另外一个就是所谓

的状态控制器TAP了，用来控制JTAG口的状态。这俩部分都是嵌入在符合JTAG

规范的芯片内部的。

JTAG初主要应该还是是针对测试提出的一种方式：由于他的边界扫描寄存器

位于内部逻辑和外部引脚之间，如果让它替代外部引脚作为内部逻辑的输入/输

出，可以检查芯片逻辑的实现正确与否，就是所谓的内测试INTEST；如果让边界

扫描寄存器替代内部逻辑作为外部引脚的输入/输出， 来检查外部引脚连接的可

靠性，这就是所谓的外测试EXTEST。许多复杂的ICE/ICD程序似乎都是基于这两个

基本的测试来开发的。

当然，真正的JTAG口远不止一个边界扫描寄存器，为了配合菊花链，增加了BYPASS

寄存器，某些芯片（比如基于EEPROM的CPLD）也增加了ISP寄存器用于编程。为了

选择这些不同的寄存器，还需要一个专门的指令寄存器。

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