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CLB：可配置逻辑块

虽然上图显示了九个可配置逻辑块（CLB），但 XC2064 有 64 个 CLB。下图显示了每个 CLB 的结构。每个 CLB 有四个输入（A、B、C、D）和两个输出（X 和 Y）。两者之间是组合逻辑，可以使用任何所需的逻辑功能进行编程。CLB 还包含一个触发器，允许 FPGA 实现计数器、移位寄存器、状态机和其他有状态电路。梯形是多路复用器，可以编程通过其任何输入。多路复用器允许为特定任务配置 CLB，为触发器控件和输出选择所需的信号。

XC2064 中的可配置逻辑块

您可能想知道组合逻辑如何实现任意逻辑功能。它会采用与门、或门、异或门等逻辑吗？不，它使用一种称为查找表（LUT）的巧妙技巧，实际上它包含的是逻辑功能的真值表。例如，三个变量的功能由其真值表中的 8 行定义。LUT 由 8 位内存以及多路复用电路组成，以选择正确的值。通过将值存储在这 8 位内存中，可以实现任何 3 输入逻辑功能。 

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互连

FPGA的第二个关键部分是互连，可以对其进行编程以不同方式连接CLB。互连相当复杂，但是粗略的描述是每个CLB之间有几个水平和垂直线段。CLB互连点允许在水平线和垂直线之间建立连接，从而可以创建任意路径。更复杂的连接通过“交换矩阵”（switchmatrices）完成。每个开关矩阵都有8个引脚，可以（几乎）任意方式将它们连接在一起。下图显示了XC2064的互连结构，提供了到逻辑块（青色）和I / O引脚（黄色）的连接。该图显示了路由功能的特写。绿色框是8针开关矩阵，而小方块是可编程的互连点。